每個(gè) DDR 芯片獨(dú)享 DQS，DM 信號(hào)；四片 DDR 芯片共享 RAS#，CAS#，CS#，WE#控制信號(hào)。·DDR 工作頻率為 133MHz?！DR 控制器選用 Xilinx 公司的 FPGA，型號(hào)為 XC2VP30_6FF1152C。得到這個(gè)設(shè)計(jì)需求之后，我們首先要進(jìn)行器件選型，然后根據(jù)所選的器件，準(zhǔn)備相關(guān)的設(shè)計(jì)資料。一般來(lái)講，對(duì)于經(jīng)過(guò)選型的器件，為了使用這個(gè)器件進(jìn)行相關(guān)設(shè)計(jì)，需要有如下資料。

· 器件數(shù)據(jù)手冊(cè) Datasheet：這個(gè)是必須要有的。如果沒(méi)有器件手冊(cè)，是沒(méi)有辦法進(jìn)行設(shè)計(jì)的（一般經(jīng)過(guò)選型的器件，設(shè)計(jì)工程師一定會(huì)有數(shù)據(jù)手冊(cè)）。 DDR3一致性測(cè)試是否可以修復(fù)一致性問(wèn)題？江蘇DDR3測(cè)試執(zhí)行標(biāo)準(zhǔn)

高速DDRx總線(xiàn)系統(tǒng)設(shè)計(jì)

首先簡(jiǎn)要介紹DDRx的發(fā)展歷程，通過(guò)幾代DDR的性能及信號(hào)完整性相關(guān)參數(shù)的 對(duì)比，使我們對(duì)DDRx總線(xiàn)有了比較所有的認(rèn)識(shí)。隨后介紹DDRx接口使用的SSTL電平， 以及新一代DDR4使用的POD電平，這能幫助我們?cè)诮窈蟮脑O(shè)計(jì)中更好地理解端接匹配、拓 撲等相關(guān)問(wèn)題。接下來(lái)回顧一下源同步時(shí)鐘系統(tǒng)，并推導(dǎo)源同步時(shí)鐘系統(tǒng)的時(shí)序計(jì)算方法。 結(jié)果使用Cadence的系統(tǒng)仿真工具SystemSI,通過(guò)實(shí)例進(jìn)行DDRx的信號(hào)完整性仿真和時(shí)序 分析。 江蘇DDR3測(cè)試執(zhí)行標(biāo)準(zhǔn)什么是DDR3一致性測(cè)試？

 閉賦模型窗口，在菜單中選擇 Analyze-*Preferences..,在 InterconnectModels 項(xiàng) 目欄中設(shè)置與提取耦合線(xiàn)模型相關(guān)的參數(shù)，如圖1?125所示。改變Min Coupled Length的值為 lOOmil,也就是說(shuō)當(dāng)耦合線(xiàn)長(zhǎng)度超過(guò)lOOmil時(shí)，按耦合模型提取，少于lOOmil時(shí)，按單線(xiàn)模 型提取。

 單擊Via modeling setup按鈕，在過(guò)孔模型設(shè)置界面將Target Frequency設(shè)置成533 MHz (因?yàn)橐抡娴臅r(shí)鐘頻率是533MHz)。

 單擊OK按鈕，關(guān)閉參數(shù)設(shè)置窗口。在菜單中選擇Analyze-*Probe..,在彈出的窗 口中單擊Net Browser..菜單，選擇DDR1_CK這個(gè)網(wǎng)絡(luò)(或者可以直接在A(yíng)llegro界面中選取 網(wǎng)絡(luò))?？梢钥吹揭?yàn)橐呀?jīng)設(shè)置好差分線(xiàn)和差分模型，所以會(huì)自動(dòng)帶出差分線(xiàn)DDRl_NCKo

所示的窗口有Pin Mapping和Bus Definition兩個(gè)選項(xiàng)卡，Pin Mapping跟IBIS 規(guī)范定義的Pin Mapping 一樣，它指定了每個(gè)管腳對(duì)應(yīng)的Pullup> Pulldown、GND Clamp和 Power Clamp的對(duì)應(yīng)關(guān)系；Bus Definition用來(lái)定義總線(xiàn)Bus和相關(guān)的時(shí)鐘參考信號(hào)。對(duì)于包 含多個(gè)Component的IBIS模型，可以通過(guò)右上角Component T拉列表進(jìn)行選擇。另外，如果 提供芯片每條I/O 口和電源地網(wǎng)絡(luò)的分布參數(shù)模型，則可以勾選Explicit IO Power and Ground Terminals選項(xiàng)，將每條I/O 口和其對(duì)應(yīng)的電源地網(wǎng)絡(luò)對(duì)應(yīng)起來(lái)，以更好地仿真SSN效應(yīng)，這 個(gè)選項(xiàng)通常配合Cadence XcitePI的10 Model Extraction功能使用。DDR3一致性測(cè)試是否對(duì)不同廠(chǎng)商的內(nèi)存模塊有效？

單擊View Topology按鈕進(jìn)入SigXplorer拓?fù)渚庉嫮h(huán)境，可以按前面161節(jié)反射 中的實(shí)驗(yàn)所學(xué)習(xí)的操作去編輯拓?fù)溥M(jìn)行分析。也可以單擊Waveforms..按鈕去直接進(jìn)行反射和 串?dāng)_的布線(xiàn)后仿真。

在提取出來(lái)的拓?fù)渲?，設(shè)置Controller的輸出激勵(lì)為Pulse,然后在菜單Analyze- Preferences..界面中設(shè)置Pulse頻率等參數(shù)，

單擊OK按鈕退出參數(shù)設(shè)置窗口，單擊工具欄中的Signal Simulate進(jìn)行仿真分析，

在波形顯示界面里，只打開(kāi)器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看, 可以看到，差分時(shí)鐘波形邊沿正常，有一些反射。

原始設(shè)計(jì)沒(méi)有接終端的電阻端接。在電路拓?fù)渲袑⒔K端匹配的上拉電阻電容等電路 刪除，再次仿真，只打開(kāi)器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看，可以看到， 時(shí)鐘信號(hào)完全不能工作。 DDR3一致性測(cè)試是否可以檢測(cè)出硬件故障？PCI-E測(cè)試DDR3測(cè)試芯片測(cè)試

DDR3一致性測(cè)試期間如何設(shè)置測(cè)試環(huán)境？江蘇DDR3測(cè)試執(zhí)行標(biāo)準(zhǔn)

從DDR1、DDR2、DDR3至U DDR4,數(shù)據(jù)率成倍增加，位寬成倍減小，工作電壓持續(xù)降 低，而電壓裕量從200mV減小到了幾十毫伏。總的來(lái)說(shuō)，隨著數(shù)據(jù)傳輸速率的增加和電壓裕 量的降低，DDRx內(nèi)存子系統(tǒng)對(duì)信號(hào)完整性、電源完整性及時(shí)序的要求越來(lái)越高，這也給系 統(tǒng)設(shè)計(jì)帶來(lái)了更多、更大的挑戰(zhàn)。

Bank> Rank及內(nèi)存模塊

1.BankBank是SDRAM顆粒內(nèi)部的一種結(jié)構(gòu)，它通過(guò)Bank信號(hào)BA(BankAddress)控制，可以把它看成是對(duì)地址信號(hào)的擴(kuò)展，主要目的是提高DRAM顆粒容量。對(duì)應(yīng)于有4個(gè)Bank的內(nèi)存顆粒，其Bank信號(hào)為BA[1:O],而高容量DDR2和DDR3顆粒有8個(gè)Bank,對(duì)應(yīng)Bank信號(hào)為BA[2:0],在DDR4內(nèi)存顆粒內(nèi)部有8個(gè)或16個(gè)Bank，通過(guò)BA信號(hào)和BG(BankGroup)信號(hào)控制。2GB容量的DDR3SDRAM功能框圖，可以從中看到芯片內(nèi)部由8個(gè)Bank組成(BankO,Bankl,…，Bank7),它們通過(guò)BA[2:0]這三條信號(hào)進(jìn)行控制。 江蘇DDR3測(cè)試執(zhí)行標(biāo)準(zhǔn)